PCI-SIG总裁兼主席Al Yanes表示，CopprLink线缆规范将PCIe布线与PCIe电气基础规范无缝集成，提供了更长的通道覆盖范围和拓扑灵活性。CopprLink线缆旨在与相同的连接器外形尺寸一起发展，适应未来PCIe技术的发展，并满足新兴应用的需求。

CopprLink内部线缆规范：

支持PCIe 5.0/6.0标准的信号，速率分别为32/64 GT/s

包括SNIA SFF-TA-1016连接器外形尺寸

单个系统内的最大传输距离为1米

实施示例包括独立服务器平台节点中的主板到扩展卡、主板到背板、芯片到芯片以及扩展卡到背板

目标应用包括存储和数据中心计算节点

CopprLink外部线缆规范：

支持PCIe 5.0/6.0标准的信号，速率分别为32/64 GT/s

包括SNIA SFF-TA-1032连接器外形尺寸

在机架到机架的连接中最长可达2米

实施示例包括分解服务器平台节点中的CPU到存储、CPU到内存、CPU到加速器、以及CPU到服务器平台节点中的加速器结构

目标应用包括存储和数据中心AI/ML用例

CopprLink内部和外部线缆规范资料已经提供给PCI-SIG成员下载，同时针对128 GT/s的PCIe 7.0 标准的CopprLink线缆相关工作已经在进行当中，这表明了PCI-SIG对CopprLink线缆规范的承诺。

PCI-SIG早在去年1月就发布了PCIe 6.0规范，主要面向数据密集型市场，比如高性能计算、数据中心、边缘计算、人工智能和机器学习（AI/ML）、汽车、物联网（IoT）以及航空航天等，并进一步加强了PCI Express作为高速互联的接口。PCIe 6.0规范将数据传输速率提高到64 GT/s，相比PCIe 5.0规范提高了一倍，16通道可以提供高达256 GB/s的最大双向带宽。

此外，PCIe 6.0规范利用基于固定大小流控制单元（Flit）的编码，允许使用低延迟前向纠错（FEC）和四级脉冲幅度调制（PAM4）信令和强循环冗余校验（CRC）。当然，PCIe 6.0规范保持了与以往PCIe技术的兼容性，支持与数以万计现有产品的连接。

Rambus接口IP总经理Scott Houghton表示，AI、ML和数据密集型工作负载的快速发展正在推动数据中心架构的持续发展，需要更高的性能，而新一代PCIe 6.0接口子系统可以满足下一代数据中心的性能要求，具有一流的延迟、功耗、面积和安全性。

Rambus的PCIe 6.0接口子系统可提供64 GT/s的数据传输速率，经过全面优化后，可以满足高级异构计算架构的需求。在该子系统中，PCIe控制器通过具有完整性和数据加密（IDE）引擎提供最先进的安全性，监控和保护PCIe链路免受物理攻击。

由于Rambus PCIe 6.0接口子系统完全支持CXL 3.0，可实现缓存相干内存共享、扩展和池化的芯片级解决方案。随着CXL变得越来越重要，加上PCIe在数据中心已无处不在，更多的客户会追求不断升级带宽和速度，以支持下一代应用，而访问高性能接口IP解决方案将是实现生态系统的关键。

Rambus PCIe 6.0接口子系统的主要特性包括：

支持PCIe 6.0规范，包括64 GT/s数据传输速率和PAM4信令

支持实现高带宽效率的固定大小的FLIT

实现低延迟前向纠错 (FEC) 以提高链路稳健性

通过IDE引擎实现一流的安全性

向后兼容PCIe 5.0、4.0和3.0/3.1

支持CXL 3.0用于优化内存资源

日本半导体制造商瑞萨电子（Renesas Electronics）宣布，推出11款符合PCIe 6.0规范的时钟缓冲器和多路复用器，全新器件成为了业界首个完整的PCIe 6.0时钟解决方案，将用于数据中心、云计算、网络和高速工业等应用上。瑞萨电子时钟产品部副总裁Zaher Baidas表示：

“PCIe 6.0时钟器件将成为数据中心、高速网络和其它应用中新设备的核心。正如我们针对前几代标准所推出的产品一样，瑞萨率先为客户打造了PCIe 6.0时钟解决方案，以支持这些新的、更高性能的系统。”

PCIe 6.0规范不但将数据传输速率提高到64 GT/s，而且同时具备低于100fs RMS的极低时钟抖动，而瑞萨电子全新RC190xx时钟缓冲器和RC192xx多路复用器的PCIe 6.0附加抖动规格仅为4fs RMS，使其几乎无噪音，让客户设计的产品适应下一代行业标准要求。此外，瑞萨电子的PCIe 6.0时钟解决方案的输入输出延迟为1.4ns、输出输出偏移为35ps、电源电压抑制比（PSRR）-80dB@100kHz，并支持掉电容忍（PDT）和可变启动时序（FSS）等功能，同时相比以前的器件节省30%的空间。

瑞萨电子表示，RC190xx缓冲器提供了4、8、13、16、20和24输出配置，RC192xx多路复用器包括了2、4、8和16输出版本，新器件采用了3mm x 3mm的封装。瑞萨电子还确认将RC190xx时钟缓冲器和RC192xx多路复用器与众多模拟及电源产品相组合，为英特尔最新一代至强CPU平台提供全面的电源和计时功能。

Rambus宣布推出全球首款PCIe 6.0控制器，这是完全符合本月初发布的PCIe 6.0规范。Rambus表示，这款新的PCIe 6.0控制器针对功耗、面积和延迟等方面进行了优化，为高性能应用提供64 GT/s的数据传输速率。此外，该控制器通过完整性和数据加密（IDE）引擎提供最先进的安全性，监控和保护PCIe链路免受物理攻击。

Rambus首席运营官Sean Fan表示，人工智能/机器学习和数据密集型工作负载的快速发展需要我们继续提供具有一流延迟、功耗和面积的更高数据速率的解决方案，这款PCIe 6.0控制器作为其产品线的新成员，可以为客户提供了一种易于集成的解决方案，为高级SoC和FPGA提供性能和安全性。

Rambus PCIe 6.0控制器的主要特性包括：

支持PCIe 6.0规范，包括64 GT/s数据传输速率和PAM4信令

支持实现高带宽效率的固定大小的FLIT

实现低延迟前向纠错 (FEC) 以提高链路稳健性

内部数据路径大小可根据最大值自动放大或缩小（256、512、1024 位）链接速度和宽度，以减少门数和优化吞吐量

向后兼容PCIe 5.0、4.0和3.0/3.1

支持端点、根端口，以及双模式和交换机端口配置

针对性能进行了优化的集成IDE

近日，Cadence（楷登电子）宣布推出PCIe 6.0 IP测试芯片设计套件，让芯片开发人员能够在其设计中实现对PCIe 6.0的支持并进行测试，其支持Cadence的智能系统设计战略（Intelligent System Design），实现了SoC的卓越设计。据Cadence介绍，早期的开发人员已开始探索新一代的PCIe 6.0规范，利用Cadence和台积电（TSMC）的技术，或许会在2022年-2023年加入到芯片设计中。

这款面向PCIe 6.0 IP测试芯片设计套件包括基于DSP的高性能PHY和功能丰富的配套控制器，为为超大规模计算和5G通信的新一代应用提供优化的性能和吞吐量。在今年7月份，Cadence的PCIe 6.0子系统测试芯片在台积电N5制程节点上完成流片，其集成了第二代功耗、性能和面积（PPA）优化的PCIe 6.0 PHY与PCIe 6.0控制器。

在PCIe 6.0规范中，数据传输速率从PCIe 5.0的32 GT/s和PCIe 4.0的16 GT/s提高到每引脚64 GT/s，PCIe 6.0 ×16通道单向理论数据传输速度达到了128 GB/s（双向256 GB/s）。为了提高数据传输速率和带宽，新接口采用了四级脉冲振幅调制（PAM4）信令，这种信令也被用于像InfiniBand这种高端网络技术以及GDDR6X内存等地方。此外，PCIe 6.0还采用了低延迟前向纠错（FEC），以确保高效率运行。

据了解，1.0版本将会在今年年底或明年初公布。

PCIe 6.0将把数据传输速率从PCIe 5.0的32 GT/s和PCIe 4.0的16 GT/s提高到每引脚64 GT/s，PCIe 6.0 ×16通道单向理论数据传输速度达到了128 GB/s（双向256 GB/s）。为了提高数据传输速率和带宽，新接口采用了四级脉冲振幅调制（PAM4）信令，这种信令也被用于像InfiniBand这种高端网络技术以及GDDR6X内存等地方。此外，PCIe 6.0还采用了低延迟前向纠错（FEC），以确保高效率运行。

就像PCI-SIG设计的其他规范一样，每个PCI Express规范都有五个主要的节点。

0.3版本：概念。该草案描述了需要实现的目标和实现这些目标的方法。就PCIe 6.0而言，是指提出了64 GT/s数据传输速率、PAM4信令和FEC。

0.5版本：第一稿。这个版本必须完全解决0.3草案中设定的目标，它还包括所有的架构方面和要求。此外，它还包含了来自各相关方的反馈意见，此时PCI-SIG的成员可以将功能添加到正在制定的规范中。PCI-SIG在2020年2月底发布了PCIe 6.0规范的0.5版本。

0.7版本：完整草案。这个版本必须有一套完整的功能需求和方法定义，因为在这个版本之后不能再增加新的功能了。此外，电气规范必须已经使用测试芯片进行了验证。在这一点上，PCI-SIG成员可以提出新接口的不同实现。

0.9版本：最终草案。此时，PCI-SIG成员正在对技术进行内部审查，以确保其知识产权和专利。同时，不允许进行任何功能上的修改。

1.0版本：最终版本。从这个版本开始，所有的更改和增强都必须通过正式的勘误表文档和工程变更通知（ECN）。

支持PCIe 6.0规范的产品并不会那么快上市，预计支持的平台产品将在2023年底或2024年的某个时候才上市。这个可以参考此前的PCIe 5.0规范，PCI-SIG在2019年5月底公布了PCIe 5.0规范的最终版本，实际上首批支持该技术的产品直到2021年底才出现。

新思科技的完整IP解决方案可满足高性能计算，AI和存储SoC在延迟，带宽和功率效率等方面的要求。DesignWare PCIe 6.0控制器还支持新思科技自己的自适应DSP算法，可优化模拟和数字均衡，从而在芯片间，转接卡和背板接口之间降低20％的功耗。英特尔技术计划总监Jim Pappas表示：

“PCI Express是历史上使用最广泛、可扩展性最强的互连技术。新思科技最新的DesignWare IP for PCIe 6.0是全球生态系统持续致力于这一重要行业标准的领先指标，并为英特尔未来PCI Express 6.0的开发和应用奠定了基础。”

新思科技计划在2021年第三季度推出适用于PCI Express 6.0的DesignWare控制器和PHY IP，而验证IP现在已经可以使用了。

在过去的18月里，支持PCI Express 4.0的消费类硬件才逐渐走进市场，而支持PCI Express 5.0的主板、显卡和SSD估计还要等上一段时间，不过PCI-SIG已经基本完成了下一次迭代的标准制定工作了。比起消费类硬件长时间的等待，这些高速接口在数据中心和HPC中可能会有更迫切的需求，相关产品会出现得会更早。

我们来复习一下PCIe 6.0都有哪些主要特性。首先最明显的一点就是其传输速率的再次倍增，从PCIe 5.0的32GT/s倍增到了64GT/s，比PCIe 4.0则是高出4倍；第二点是通过引入脉冲幅度调制（PAM）来增加单位时间内的数据传输量；第三是通过加入低延迟的前向纠错功能来保证数据传输的完整性，同时提高了带宽利用效率。以上三点措施让PCIe 6.0在16通道下面能够拥有高达256GB/s的传输带宽，较PCIe 5.0成功翻倍，并且它向下兼容老版本。

目前PCI-SIG组织为PCIe 6.0制定的版本时间线是这样子的，此前已经发布的0.3号版本主要是制定了PCIe 6.0的主要概念和功能大纲，为这项新技术打好架构。而此次更新的0.5号版本中则是为规格提出最早一版草案，它已经涵盖了PCIe 6.0在架构上面的所有关键要素，并且反映了有关方面对于0.3版本的反馈。在0.5版本之后还会有0.7、0.9和正式的1.0三个版本，它们分别是完成版草案、最终版草案和正式发布版。预计在六月初的2020年PCI-SIG开发者峰会上，他们将更新规范的0.7号版本。PCIe 6.0规范的制定保持在原本预计好的时间表上面，所以PCI-SIG组织很有信心在明年正式确定PCIe 6.0规范，并发布最终的1.0版本。

图片来源：PCI-SIG

根据Tom'sHardware和PCI-SIG的消息，PCIe 6.0接口将此前用于PCIe 3.0/4.0和5.0的NRZ 128b/130b编码方案切换到了PAM4(脉冲幅度调制)编码。PAM4编码方案目前在网络当中广泛应用。PAM4使用前向纠错（FEC）来提升传输速率，前向纠错是一种通过提供恒定的纠错数据流来纠正链路中信号错误的方法，目前广泛用于对数据完整性非常重要，并且没有时间进行重传的情况下（例如为DisplayPort 1.4提供VESA显示流压缩技术）。切换到PAM4后，通过增加传输的数据量而不用增加频率，信号损失要求也不会增加。PCIe 6.0将具有与PCIe 5.0相同的36dB损耗。

实际应用当中，PCIe 6.0 x16插槽可以提供256GB/s的数据吞吐量，Gigatransfer速率提升了一倍，达到64GT/s。更大的带宽和数据吞吐量可以让相关设备在不影响性能的前提下占用更少的通道数，也就是说可以有效增加设备总数。

图片来源：Tom's Hardware

另外，PCIe 6.0的工作频率为64 GHz，而PCIe 4.0和PCIe 3.0的工作频率分别为16 GHz和8 GHz。

PCI-SIG表示，PCIe 6.0规范将于2021年完工，这意味着PCI-SIG将在五年内把PCIe的带宽提高8倍，相关产品最快将会在2020年面世，并可以向后兼容现有的PCIe接口。

在新闻发布会当中，PCI-SIG还对目前的PCIe规范性测试和硬件推广等方面进行了更新。PCIe 4.0一致性测试将于今年8月开始，这将有利于进一步加速PCIe 4.0相关设备的普及，PCIe 5.0一致性测试目前仍然开发当中。