PCI-SIG总裁兼主席Al Yanes表示，CopprLink线缆规范将PCIe布线与PCIe电气基础规范无缝集成，提供了更长的通道覆盖范围和拓扑灵活性。CopprLink线缆旨在与相同的连接器外形尺寸一起发展，适应未来PCIe技术的发展，并满足新兴应用的需求。

CopprLink内部线缆规范：

支持PCIe 5.0/6.0标准的信号，速率分别为32/64 GT/s

包括SNIA SFF-TA-1016连接器外形尺寸

单个系统内的最大传输距离为1米

实施示例包括独立服务器平台节点中的主板到扩展卡、主板到背板、芯片到芯片以及扩展卡到背板

目标应用包括存储和数据中心计算节点

CopprLink外部线缆规范：

支持PCIe 5.0/6.0标准的信号，速率分别为32/64 GT/s

包括SNIA SFF-TA-1032连接器外形尺寸

在机架到机架的连接中最长可达2米

实施示例包括分解服务器平台节点中的CPU到存储、CPU到内存、CPU到加速器、以及CPU到服务器平台节点中的加速器结构

目标应用包括存储和数据中心AI/ML用例

CopprLink内部和外部线缆规范资料已经提供给PCI-SIG成员下载，同时针对128 GT/s的PCIe 7.0 标准的CopprLink线缆相关工作已经在进行当中，这表明了PCI-SIG对CopprLink线缆规范的承诺。

PCI-SIG早在去年1月就发布了PCIe 6.0规范，主要面向数据密集型市场，比如高性能计算、数据中心、边缘计算、人工智能和机器学习（AI/ML）、汽车、物联网（IoT）以及航空航天等，并进一步加强了PCI Express作为高速互联的接口。PCIe 6.0规范将数据传输速率提高到64 GT/s，相比PCIe 5.0规范提高了一倍，16通道可以提供高达256 GB/s的最大双向带宽。

此外，PCIe 6.0规范利用基于固定大小流控制单元（Flit）的编码，允许使用低延迟前向纠错（FEC）和四级脉冲幅度调制（PAM4）信令和强循环冗余校验（CRC）。当然，PCIe 6.0规范保持了与以往PCIe技术的兼容性，支持与数以万计现有产品的连接。

研究人员表示，光互连将是PCIe架构的一大进步，因为可以实现更高的性能、更低的功耗、更长的覆盖范围和更短的延迟。许多有数据需求的市场和应用程序，比如云端服务、量子计算、超大规模数据中心和高性能计算等，都将受益于光互连的PCIe技术架构。

PCI-SIG总裁兼主席Al Yanes表示，已看到业界对通过实现应用之间的光互连来扩大成熟、多次迭代和高能效的PCIe技术标准的应用范围有着浓厚的兴趣。PCI-SIG欢迎业界提供意见，并邀请所有PCI-SIG成员加入新的工作组，分享各自的专业知识，帮助制定工作组的具体目标和要求。

目前PCI-SIG正在推进PCIe 7.0规范的制定工作，大概两个月前发布了PCIe 7.0规范的0.3版本。PCIe 7.0规范的数据传输速率将再次倍增，达到128 GT/s，大幅度高于PCIe 6.0的64 GT/s和PCIe 5.0的32 GT/s。一个PCIe 7.0 x16通道可以支持512 GB/s，并沿用了之前PCIe 6.0规范的四级脉冲幅度调制（PAM4）信令和1b/1b flit模式编码和前向纠错（FEC）等功能。

据TomsHardware报道，PCIe 7.0规范的数据传输速率将再次倍增，达到128 GT/s，大幅度高于PCIe 6.0的64 GT/s和PCIe 5.0的32 GT/s。一个PCIe 7.0 x16通道可以支持512 GB/s，使用了四级脉冲幅度调制（PAM4）信令和1b/1b flit模式编码和前向纠错（FEC），这些都延用了之前PCIe 6.0规范的功能。

就像PCI-SIG设计的其他规范一样，每个PCI Express规范都会有五个主要的节点。

0.3版本：概念。该草案描述了需要实现的目标和实现这些目标的方法。

0.5版本：第一稿。这个版本必须完全解决0.3草案中设定的目标，它还包括所有的架构方面和要求。此外，它还包含了来自各相关方的反馈意见，此时PCI-SIG的成员可以将功能添加到正在制定的规范中。

0.7版本：完整草案。这个版本必须有一套完整的功能需求和方法定义，因为在这个版本之后不能再增加新的功能了。此外，电气规范必须已经使用测试芯片进行了验证。在这一点上，PCI-SIG成员可以提出新接口的不同实现。

0.9版本：最终草案。此时，PCI-SIG成员正在对技术进行内部审查，以确保其知识产权和专利。同时，不允许进行任何功能上的修改。

1.0版本：最终版本。从这个版本开始，所有的更改和增强都必须通过正式的勘误表文档和工程变更通知（ECN）。

据了解，PCIe 7.0规范需要更短的PCIe走线，这使得根设备和端点设备之间的距离进一步缩短。目前要实现PCIe 5.0的设计，需要更厚的PCB和更高质量的用料，也就是说成本提高了，暂时还不清楚PCIe 7.0对于这方面的考虑。

Rambus接口IP总经理Scott Houghton表示，AI、ML和数据密集型工作负载的快速发展正在推动数据中心架构的持续发展，需要更高的性能，而新一代PCIe 6.0接口子系统可以满足下一代数据中心的性能要求，具有一流的延迟、功耗、面积和安全性。

Rambus的PCIe 6.0接口子系统可提供64 GT/s的数据传输速率，经过全面优化后，可以满足高级异构计算架构的需求。在该子系统中，PCIe控制器通过具有完整性和数据加密（IDE）引擎提供最先进的安全性，监控和保护PCIe链路免受物理攻击。

由于Rambus PCIe 6.0接口子系统完全支持CXL 3.0，可实现缓存相干内存共享、扩展和池化的芯片级解决方案。随着CXL变得越来越重要，加上PCIe在数据中心已无处不在，更多的客户会追求不断升级带宽和速度，以支持下一代应用，而访问高性能接口IP解决方案将是实现生态系统的关键。

Rambus PCIe 6.0接口子系统的主要特性包括：

支持PCIe 6.0规范，包括64 GT/s数据传输速率和PAM4信令

支持实现高带宽效率的固定大小的FLIT

实现低延迟前向纠错 (FEC) 以提高链路稳健性

通过IDE引擎实现一流的安全性

向后兼容PCIe 5.0、4.0和3.0/3.1

支持CXL 3.0用于优化内存资源

Rambus宣布推出全球首款PCIe 6.0控制器，这是完全符合本月初发布的PCIe 6.0规范。Rambus表示，这款新的PCIe 6.0控制器针对功耗、面积和延迟等方面进行了优化，为高性能应用提供64 GT/s的数据传输速率。此外，该控制器通过完整性和数据加密（IDE）引擎提供最先进的安全性，监控和保护PCIe链路免受物理攻击。

Rambus首席运营官Sean Fan表示，人工智能/机器学习和数据密集型工作负载的快速发展需要我们继续提供具有一流延迟、功耗和面积的更高数据速率的解决方案，这款PCIe 6.0控制器作为其产品线的新成员，可以为客户提供了一种易于集成的解决方案，为高级SoC和FPGA提供性能和安全性。

Rambus PCIe 6.0控制器的主要特性包括：

支持PCIe 6.0规范，包括64 GT/s数据传输速率和PAM4信令

支持实现高带宽效率的固定大小的FLIT

实现低延迟前向纠错 (FEC) 以提高链路稳健性

内部数据路径大小可根据最大值自动放大或缩小（256、512、1024 位）链接速度和宽度，以减少门数和优化吞吐量

向后兼容PCIe 5.0、4.0和3.0/3.1

支持端点、根端口，以及双模式和交换机端口配置

针对性能进行了优化的集成IDE

近日，Cadence（楷登电子）宣布推出PCIe 6.0 IP测试芯片设计套件，让芯片开发人员能够在其设计中实现对PCIe 6.0的支持并进行测试，其支持Cadence的智能系统设计战略（Intelligent System Design），实现了SoC的卓越设计。据Cadence介绍，早期的开发人员已开始探索新一代的PCIe 6.0规范，利用Cadence和台积电（TSMC）的技术，或许会在2022年-2023年加入到芯片设计中。

这款面向PCIe 6.0 IP测试芯片设计套件包括基于DSP的高性能PHY和功能丰富的配套控制器，为为超大规模计算和5G通信的新一代应用提供优化的性能和吞吐量。在今年7月份，Cadence的PCIe 6.0子系统测试芯片在台积电N5制程节点上完成流片，其集成了第二代功耗、性能和面积（PPA）优化的PCIe 6.0 PHY与PCIe 6.0控制器。

在PCIe 6.0规范中，数据传输速率从PCIe 5.0的32 GT/s和PCIe 4.0的16 GT/s提高到每引脚64 GT/s，PCIe 6.0 ×16通道单向理论数据传输速度达到了128 GB/s（双向256 GB/s）。为了提高数据传输速率和带宽，新接口采用了四级脉冲振幅调制（PAM4）信令，这种信令也被用于像InfiniBand这种高端网络技术以及GDDR6X内存等地方。此外，PCIe 6.0还采用了低延迟前向纠错（FEC），以确保高效率运行。

据了解，1.0版本将会在今年年底或明年初公布。

PCIe 6.0将把数据传输速率从PCIe 5.0的32 GT/s和PCIe 4.0的16 GT/s提高到每引脚64 GT/s，PCIe 6.0 ×16通道单向理论数据传输速度达到了128 GB/s（双向256 GB/s）。为了提高数据传输速率和带宽，新接口采用了四级脉冲振幅调制（PAM4）信令，这种信令也被用于像InfiniBand这种高端网络技术以及GDDR6X内存等地方。此外，PCIe 6.0还采用了低延迟前向纠错（FEC），以确保高效率运行。

就像PCI-SIG设计的其他规范一样，每个PCI Express规范都有五个主要的节点。

0.3版本：概念。该草案描述了需要实现的目标和实现这些目标的方法。就PCIe 6.0而言，是指提出了64 GT/s数据传输速率、PAM4信令和FEC。

0.5版本：第一稿。这个版本必须完全解决0.3草案中设定的目标，它还包括所有的架构方面和要求。此外，它还包含了来自各相关方的反馈意见，此时PCI-SIG的成员可以将功能添加到正在制定的规范中。PCI-SIG在2020年2月底发布了PCIe 6.0规范的0.5版本。

0.7版本：完整草案。这个版本必须有一套完整的功能需求和方法定义，因为在这个版本之后不能再增加新的功能了。此外，电气规范必须已经使用测试芯片进行了验证。在这一点上，PCI-SIG成员可以提出新接口的不同实现。

0.9版本：最终草案。此时，PCI-SIG成员正在对技术进行内部审查，以确保其知识产权和专利。同时，不允许进行任何功能上的修改。

1.0版本：最终版本。从这个版本开始，所有的更改和增强都必须通过正式的勘误表文档和工程变更通知（ECN）。

支持PCIe 6.0规范的产品并不会那么快上市，预计支持的平台产品将在2023年底或2024年的某个时候才上市。这个可以参考此前的PCIe 5.0规范，PCI-SIG在2019年5月底公布了PCIe 5.0规范的最终版本，实际上首批支持该技术的产品直到2021年底才出现。