近日，Cadence（楷登电子）宣布推出PCIe 6.0 IP测试芯片设计套件，让芯片开发人员能够在其设计中实现对PCIe 6.0的支持并进行测试，其支持Cadence的智能系统设计战略（Intelligent System Design），实现了SoC的卓越设计。据Cadence介绍，早期的开发人员已开始探索新一代的PCIe 6.0规范，利用Cadence和台积电（TSMC）的技术，或许会在2022年-2023年加入到芯片设计中。

这款面向PCIe 6.0 IP测试芯片设计套件包括基于DSP的高性能PHY和功能丰富的配套控制器，为为超大规模计算和5G通信的新一代应用提供优化的性能和吞吐量。在今年7月份，Cadence的PCIe 6.0子系统测试芯片在台积电N5制程节点上完成流片，其集成了第二代功耗、性能和面积（PPA）优化的PCIe 6.0 PHY与PCIe 6.0控制器。

在PCIe 6.0规范中，数据传输速率从PCIe 5.0的32 GT/s和PCIe 4.0的16 GT/s提高到每引脚64 GT/s，PCIe 6.0 ×16通道单向理论数据传输速度达到了128 GB/s（双向256 GB/s）。为了提高数据传输速率和带宽，新接口采用了四级脉冲振幅调制（PAM4）信令，这种信令也被用于像InfiniBand这种高端网络技术以及GDDR6X内存等地方。此外，PCIe 6.0还采用了低延迟前向纠错（FEC），以确保高效率运行。

现在我们用的DDR4还没到淘汰的地步，不过主导存储芯片标准制定的JEDEC组织早前公告称DDR5内存规范预计会在2018年发布，新一代内存容量、带宽将是DDR4内存的两倍以上。当时他们并没有提及DDR5的具体规格，不过DDR4频率已经达到3200MHz以上，所以DDR5-6400是可以期待的。

Cadence验证的DDR5频率是4400MHz，尽管比起现在的DDR4主流频率快了很多，不过很多人觉得还不够快吧，他们也注意到了这种方向，Cadence全球营销总监Marc Greenberg在采访提到DDR5内存的关注点不仅仅是性能，容量也非常重要，人们对内存性能及容量的要求是无止境的。

目前DDR4内存的核心容量有限，但DDR5可以让厂商制造出核心容量高达16Gb、32Gb的芯片。

他这话是什么意思呢？首先是说DDR5内存频率显然会更高，但是容量的提升也愈来愈重要，目前DDR4内存主流核心容量是8Gb，8GB单条内存使用的普遍是这种颗粒，三星、美光也有提供16Gb核心的内存颗粒，主要用于制造大容量内存条。

DDR5时代的核心颗粒容量能上16Gb、32Gb，是目前主流容量的2-4倍，简单说就是同样的配置下DDR5内存单条可达16-32GB，考虑到DDR5要到2020年才能正式上市，2年时间足够厂商再推64Gb核心容量，那时候单条容量达到64GB的内存也不是事儿了。

当然，考虑到实际价格什么的，届时普通人也不太可能就用上双通道128GB内存，但是DDR5带来的超大容量在服务器、云数据等市场大有可为。根据Cadence的预测，DDR5内存的份额在2020年会翻倍，但不超过主流市场的10%，2021年份额增加到15%，而在2022年达到25%，届时DDR4内存份额降至15%，DDR5完成逆袭。

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此前台积电已经研发出相类似的技术Chip on Wafer on Substrate（CoWoS）、Integrated Fan-Out （InFO），这两种技术目前已经应用在多种产品上，比方说英特尔和Xilinx的FPGA芯片应用了CoWos，苹果的A系列SoC应用了InFO。而这一次的WoW最大应用场景将可能在GPU核心上，可以在不增加GPU核心面积或者是使用更小工艺制程下增加晶体管数量，从而提升显卡性能。

根据著名EDA大厂Cadence的博客描述，WoW技术通过10μm的硅穿孔方式连接上下两块die，这样一来可以在垂直方向上堆叠更多die，也意味着die之间的延迟通信及大地减少，引入更多地核心。

不过目前WoW技术最大问题就是对于工艺要求非常高，die之间要准确无误地对齐，而且确保任何一片die都是没有问题的，否则组装完成后发现其中一个工作不了，整个封装完成的芯片就报废了，因此良品率比较低，生产成本较高。因此在已经非常成熟的16nm工艺上加入WoW是比较妥当，但台积电目标确实在未来的7/5nm上应用。

目前Cadence和台积电宣布在Cadence工具中已通过WoW Reference Flow 1.0标准认证。

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目前DDR4内存风头正劲，（等效）频率已经看上5GHz，下一代则是DDR5内存，完整的规范将在今年公布，但是厂商很早就开始研发DDR5原型了，预计DDR5内存的频率将达到DDR4的两倍以上，轻松实现4800到6400MHz的超高频率，带宽比目前水平要翻倍。

在商用之前，厂商们还需要搞定DDR5 PHY物理层IP，Cadence公司今天就宣布他们成功进行了DDR5-4400内存的物理层接口测试，验证与DDR5内存芯片的互联互通性，他们使用的是台积电的7nm工艺，4400MHz的频率也比目前商用最快的3200MHz提升了37.5%。

他们使用的DDR5内存芯片来自美光，美光公司也对Cadence公司的这一进展表示了祝贺。

Cadence这一进展为DDR5内存的问世铺平了道路，推动新一代内存普及不仅需要更新的DRAM芯片，物理接口也非常重要，否则DDR5内存就应用不起来。

不过这次成功也不代表DDR5内存很快就会到来，在他们之前Rambus其实早就提到过7nm工艺的物理DDR5 IP，预计是在2020年才能投入实用。

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JEDEC的标准中规定的DDR4内存频率是1600-3200Mbps，目前美光等公司生产的DDR4内存频率普遍都是DDR4-2133标准的，更高速的内存还在开发中。Cadence公司虽然不是内存厂商，不过他们的内存物理层IP可为其他SoC厂商的高速DDR4内存奠定了基础。此前他们使用TSMC的28nm工艺推出了首款DDR4-2400物理层及控制器，现在则在TSMC的16nm FinFET工艺帮助下实现了DDR4-3200内存物理层的开发。

据Cadence公司所说，其他公司不需要重新设计DDR4物理层接口，即便原来的最高速率只有DDR4-2400，Cadence公司的物理层IP也可以通过提升额外的鲁棒性、改善系统余量实现DDR4-3200Mbps运行。此外，最新的DDR4-3200物理层IP还向下兼容早期的DDR3及低速率DDR4内存规范。

Cadence公司的DDR4-3200物理层IP的优势

　　成功流片的Cortex-M0芯片中整合有内存以及其它功能模块，应用到了FinFET、SOI绝缘硅、3-D晶体管以及双重曝光等新型制造工艺，算得上是14nm制程的一次重大技术验证，也为14nm工艺的诞生铺平了道路。

　　至于为什么对Cortex-A50系列处理器来说这是一个好消息，显而易见，计划在后年推出的Cortex-A50处理器不仅可以用上20nm级别制程工艺，甚至有可能用上14nm工艺，进一步降低功耗，更容易实现“低功耗高性能”的特点。

　　Cadence公司产品部门、SOC实现小组领导人Marc Greenberg宣称，我们很高兴成为第一家可提供DDR4内存控制器及物理层IP授权的公司，这一成功可以帮助我们的客户在进入下一代SOC产品时提高性能，减少功耗并降低风险。

　　Cadence基于DDR4标准在28nm工艺上已经尝试了多种版本的DDR物理层及控制器。官方组织JEDEC将在今年正式公布DDR4标准，与DDR3规范相比，DDR4标准预计会有超过50%的频率提升，双倍的内存容量提高以及更低的功耗，传输每bit数据时功耗减少多达40%。

　　Cadence的物理层家族其中包括高速DDR4物理层，预计传输速率可达DDR4-2400，可以满足下一代计算、网络、云计算以及家庭娱乐设备的需求，并与现有的DDR3及DDR3L标准保持互通性。在TSMC 28nm HPM工艺下，数字移动物理层不仅功耗更低，而且速度明显优于现有的DDR-1600、DDR-1866以及LPDDR2规范的最高速度。

　　总之，Cadence公司的SOC化产品在下一代移动产品设计中可以带来更快的速度，更低的功耗。

来源：Xbitlabs