图片来源：PCI-SIG

根据Tom'sHardware和PCI-SIG的消息，PCIe 6.0接口将此前用于PCIe 3.0/4.0和5.0的NRZ 128b/130b编码方案切换到了PAM4(脉冲幅度调制)编码。PAM4编码方案目前在网络当中广泛应用。PAM4使用前向纠错（FEC）来提升传输速率，前向纠错是一种通过提供恒定的纠错数据流来纠正链路中信号错误的方法，目前广泛用于对数据完整性非常重要，并且没有时间进行重传的情况下（例如为DisplayPort 1.4提供VESA显示流压缩技术）。切换到PAM4后，通过增加传输的数据量而不用增加频率，信号损失要求也不会增加。PCIe 6.0将具有与PCIe 5.0相同的36dB损耗。

实际应用当中，PCIe 6.0 x16插槽可以提供256GB/s的数据吞吐量，Gigatransfer速率提升了一倍，达到64GT/s。更大的带宽和数据吞吐量可以让相关设备在不影响性能的前提下占用更少的通道数，也就是说可以有效增加设备总数。

图片来源：Tom's Hardware

另外，PCIe 6.0的工作频率为64 GHz，而PCIe 4.0和PCIe 3.0的工作频率分别为16 GHz和8 GHz。

PCI-SIG表示，PCIe 6.0规范将于2021年完工，这意味着PCI-SIG将在五年内把PCIe的带宽提高8倍，相关产品最快将会在2020年面世，并可以向后兼容现有的PCIe接口。

在新闻发布会当中，PCI-SIG还对目前的PCIe规范性测试和硬件推广等方面进行了更新。PCIe 4.0一致性测试将于今年8月开始，这将有利于进一步加速PCIe 4.0相关设备的普及，PCIe 5.0一致性测试目前仍然开发当中。