据The Elec报道，SK海力士打算选择台积电的7nm工艺，用于生产HBM4所需要的基础裸片（Base Die），这是双方针对搭载于HBM封装内最底层的基础裸片优化工作的一部分。HBM是将多个DRAM裸片（Core Die）堆叠在基础裸片上，并通过硅通孔（TSV）技术进行垂直连接而成。基础裸片也连接至GPU，起着对HBM进行控制的作用。

SK海力士包括HBM3E（第五代HBM产品）在内的HBM产品，都是基于自身制程工艺制造了基础裸片，但HBM4选择台积电的先进逻辑工艺，以便增加更多的功能。双方还计划将SK海力士的HBM产品和台积电的CoWoS技术融合，做进一步的协力优化工作，以应相关客户对HBM产品的要求。

此外，SK海力士还计划生产在性能和功效等方面更广的满足客户需求的定制化（Customized）HBM产品。根据SK海力士的安排，2026年将实现HBM4的批量生产。

SK海力士表示：“公司作为AI应用的存储器领域的领先者，与全球顶级逻辑代工企业台积电携手合作，将会继续引领HBM技术创新。通过以构建IC设计厂、晶圆代工厂、存储器厂三方技术合作的方式，公司将实现存储器产品性能的新突破。”

据了解，SK海力士和台积电首先致力于针对搭载于HBM封装内最底层的基础裸片（Base Die）进行性能改善。HBM是将多个DRAM裸片（Core Die）堆叠在基础裸片上，并通过硅通孔（TSV）技术进行垂直连接而成。基础裸片也连接至GPU，起着对HBM进行控制的作用。

SK海力士包括HBM3E（第五代HBM产品）在内的HBM产品，都是基于公司自身制程工艺制造了基础裸片，但HBM4开始会采用台积电的先进逻辑（Logic）工艺，以便增加更多的功能。SK海力士和台积电将协力优化SK海力士的HBM产品和台积电的CoWoS技术融合，以应相关客户对HBM产品的要求。

此外，SK海力士还计划生产在性能和功效等方面更广的满足客户需求的定制化（Customized）HBM产品。

目前无论是三星的TC NCF技术还是SK海力士的MR-RUF技术，都是使用凸块实现层与层之间的连接。上个月三星宣布，已开发出业界首款HBM3E 12H DRAM，从过去的8层堆叠提高至12层堆叠，而且通过对TC NCF材料的优化，已经将间隙减低至7微米。不过要实现16层堆叠，厚度必然会继续增加，现有的技术在原限定高度下很难实现这样的操作。

混合键合技术不需要凸块，通过板载芯片和晶圆直接键合，让层与层之间更加紧密，以减少封装厚度。不过混合键合技术尚未成熟，而且相比现有的键合技术过于昂贵，因此现阶段存储器制造商还不太愿意采用。

随着JEDEC同意放宽HBM4的高度限制要求，一方面为混合键合技术争取到了更多的开发时间，另一方面也加快了HBM4的商业化进程。

HBM类产品前后经过了HBM（第一代）、HBM2（第二代）、HBM2E（第三代）、HBM3（第四代）、HBM3E（第五代）的开发，其中目前最为先进的HBM3E是HBM3的扩展（Extended）版本，而HBM4将是第六代产品。HBM4堆栈将改变自2015年以来1024位接口的设计，采用2048位接口，而位宽翻倍也是是HBM内存技术推出后最大的变化。由于2048位接口需要在集成电路上进行非常复杂的布线，可能需要台积电更为先进的封装技术来验证HBM4芯片。

有消息称，HBM4芯片将用于Blackwell架构GPU第二次迭代升级中。

HBM类产品前后经过了HBM（第一代）、HBM2（第二代）、HBM2E（第三代）、HBM3（第四代）、HBM3E（第五代）的开发，其中HBM3E是HBM3的扩展（Extended）版本，而HBM4将是第六代产品。HBM4堆栈将改变自2015年以来1024位接口的设计，采用2048位接口，而位宽翻倍也是是HBM内存技术推出后最大的变化。

目前单个HBM3E堆栈的数据传输速率为9.6GT/s，理论峰值带宽为1.2TB/s，而由六个堆栈组成的内存子系统的带宽则高达7.2TB/s。出于于可靠性和功耗方面的考虑，一般速度不会达到最高的理论带宽，像H200的峰值带宽为4.8TB/s。按照美光之前的说法，单个HBM3E堆栈的峰值带宽将提高到1.5TB/s。由于2048位接口需要在集成电路上进行非常复杂的布线，预计成本也会高于HBM3和HBM3E。

HBM4在堆栈的层数上也有所变化，除了首批的12层垂直堆叠，预计2027年存储器厂商还会带来16层垂直堆叠。此外，HBM还会往更为定制化的方向发展，不仅排列在SoC主芯片旁边，部分还会转向堆栈在SoC主芯片之上。

HBM类产品前后经过了HBM（第一代）、HBM2（第二代）、HBM2E（第三代）、HBM3（第四代）、HBM3E（第五代）的开发，其中HBM3E是HBM3的扩展（Extended）版本，而HBM4将是第六代产品。SK海力士表示，HBM3E会在2024年进入批量生产，而启动HBM4的开发工作标志着HBM产品的持续发展迈出了重要的一步。

此前有报道称，下一代HBM4设计会有重大的变化，内存堆栈将采用2048位接口。自2015年以来，每个HBM堆栈采用的都是1024位接口，将位宽翻倍是HBM内存技术推出后最大的变化。如果HBM4能保持现有的引脚速度，意味着带宽将从现在HBM3E的1.15TB/s提升至2.3TB/s，提升会相当明显。

传闻HBM4在堆栈的层数上也有所变化，除了首批的12层垂直堆叠，2027年还会带来16层垂直堆叠。同时HBM还会往更为定制化的方向发展，不仅排列在SoC主芯片旁边，部分还会转向堆栈在SoC主芯片之上。

美光希望未来几年继续在HBM和GDDR类内存上努力，此前已推出业界首款带宽超过1.2 TB/s、引脚速度超过9.2 GB/s、8层垂直堆叠的24GB容量HBM3 Gen2，对应的应该就是路线图上显示的HBM3E。美光该款HBM3E将于2024年初到来，预计会在英伟达面向AI和HPC推出的新一代GPU上首次亮相。美光还在准备12层垂直堆叠的单品36GB HBM3E芯片，将会在2025年推出。

更大变化的将是HBM4，计划在2026年发布，内存堆栈将采用2048位接口，带宽超过1.5 TB/s。美光打算在2026年至2027年之间，推出容量在36GB至48GB、12/16层垂直堆叠的产品。到了2028年还会有HBM4E，频率将进一步提升，容量将增加至48GB到64GB，带宽增加至2 TB/s以上。

下一个GDDR版本，也就是GDDR7将会在2024年末到来，每个数据I/O接口的速率达到了32 Gbps，容量为16Gb至24Gb。预计到2026年末，单个芯片的容量会超过24Gb，速率也会提升至36 Gbps。

美光预计在2025年提供128GB至256GB的MCR DIMM内存模块，数据传输速率为8800 MT/s，然后在2026年或2027年提供容量超过256GB的MCR DIMM内存模块，数据传输速率会攀升至12800 MT/s。同时美光准备推出支持CXL 2.0的内存模块，容量在128GB至256GB，带宽将达到36 GB/s，接下来还有支持CXL 3.x的内存模块，容量超过256GB，带宽超过72 GB/s。

对于低功耗应用，业界将继续使用LPDDR内存。美光速率为8533 MT/s或9600 MT/s的LPDDR5X将继续使用一段时间，然后从2025年开始提供基于LPDDR设计的LPCAMM2内存，速率为8533 MT/s，容量在16GB至128GB，到了2026年中旬还会有速率为9600 MT/s、容量超过192GB的产品。

目前三星已经量产了HBM2E和HBM3，并开发了速率为9.8 Gbps的HBM3E，将很快向客户提供样品，以丰富高性能计算（HPC）和人工智能（AI）生态系统。三星还对新的HBM-PIM (processing-in-memory) 寄予厚望，通过加入计算功能，使内存芯片本身可以执行CPU、GPU、ASIC或FPGA的操作，不但改善了内存带宽的瓶颈，而且在语音识别等特定工作负载中实现了高达12倍的性能提升和4倍的能效提升。

三星在去年年底成立了先进封装团队（AVP），提供了包括2.5D/3D的先进封装解决方案，以扩大芯片封装业务的收入。同时借此机会，最大限度地发挥各业务部门之间的协同效应，为芯片制造业务争取更多订单。有报道称，三星曾向英伟达建议，可以从台积电拿到制造好的芯片，然后采购三星的HBM3，并使用三星的I-Cube 2.5D封装来完成后续的工作。

自2015年以来，每个HBM堆栈采用的都是1024位接口，将位宽翻倍是HBM内存技术推出后最大的变化。暂时还不清楚HBM4的引脚速度是否还能保持在9GB/s的水平，如果能做到相同的速度，意味着带宽将从现在HBM3E的1.15TB/s提升至2.3TB/s，提升会相当明显。

目前像英伟达H100计算卡，使用了六颗HBM3/HBM3E芯片，每个对应的接口为1024位，也就是共6144位。如果单个HBM芯片的接口位宽增加，不知道厂商是否会在产品上继续使用相同数量的HBM芯片，或者选择适当地降低数量削减成本。

不少人担心位宽翻倍后导致产能下降，毕竟存储器需要数千个通硅孔（TSV）去做堆叠。不过相关报告称，三星和SK海力士现在都很有信心，认为HBM4能保持原有的产量。