三星称BSPDN让芯片尺寸减少17%，背面供电将带来15%能效和8%性能提升

今年初有报道称，三星正在推动BSPDN的应用，计划明年量产的2nm工艺引入背面供电技术。三星希望通过BSPDN改变游戏规则，让其能够更好地与台积电（TSMC）在代工业务上竞争。

据TrendForce报道，最近三星晶圆代工PDK开发团队的高级副总裁Lee Sun-Jae在活动上，介绍了BSPDN背面供电技术的一些情况，表示相较于传统的FSPDN供电方式，在同样是2nm芯片的情况下，采用BSPDN的SF2Z工艺可以减少约17%的芯片面积，并为能效和性能带来约15%和8%的提升。此外，通过背面供电技术，可以消除供电线路和信号线路之间的瓶颈，更轻松地生产出更小的芯片。

按照三星在2nm制程节点上面的规划，初代的SF2工艺将于2025年量产，2026年则会推出改进的SF2P工艺以及面向HPC/AI应用的SF2X工艺，2027年则会有加入BSPDN背面供电技术的SF2Z工艺，同样面向HPC/AI应用，另外同年还会有用于车用芯片的SF2A工艺。

除了三星以外，英特尔和台积电也有类似的技术。英特尔的是PowerVia技术，计划在Intel 20A制程节点首次引入，通过消除晶圆正面供电布线需求来优化信号传输。台积电所采用的超级电轨（Super Power Rail）架构被认为是最直接有效的解决方案，适用于具有复杂讯号及密集供电网络的HPC产品，预计2026年量产，将大规模应用于A16制程工艺上。