UCIe联盟发布其2.0规范：对系统级封装结构提供多方面支持

UCIe联盟宣布，发布UCIe 2.0规范。其增加了对可管理性标准化系统架构的支持，并从整体上解决了SIP生命周期中从排序到现场管理的多个小芯片的可测试性、可管理性和调试（DFx）的设计挑战。引入可选的可管理性特性和UCIe DFx架构（UDA），其中包括每个芯片内用于测试、遥测和调试功能的管理结构，实现了与供应商无关的芯片互操作性，为SIP管理和DFx操作提供了灵活统一的方法。

这次UCIe 2.0规范支持了3D封装，与2D/2.5D封装相比，可提供更高的带宽密度和更高的能效。同时还针对混合键合进行了优化，具有凸点间距功能，凸点间距可大至10-25微米，小至1微米或更小，以提供灵活性和可扩展性。

UCIe 2.0规范的要点：

• 为任何具有多个小芯片的系统级封装（SiP）结构的可管理性、调试和测试提供全面支持。

• 支持3D封装，可显著提高带宽密度和电源效率。

• 改进的系统级解决方案，其可管理性定义为芯片堆栈的一部分。

• 针对互操作性和一致性测试的优化封装设计。

• 完全向后兼容UCIe 1.1和UCIe 1.0。

2022年3月，Advanced Semiconductor Engineering, Inc. (ASE)、AMD、Arm、谷歌云、英特尔、Meta、微软、高通、三星和台积电宣布建立UCIe联盟，以打造小芯片生态系统，制定小芯片互联标准规范。

UCIe全称为Universal Chiplet Interconnect Express，即通用小芯片互连通道，这是一种开放的行业标准，旨在封装级别建立互连。UCIe联盟希望可以建立一个芯片到芯片的互联标准，并培育一个开放的小芯片生态系统，以满足客户对可定制的封装级集成的需求，连接来自多个供应商的芯片。在最早的UCIe 1.0里，涵盖了芯片到芯片之间的I/O 物理层、协议和软件堆栈等，并利用了PCI Express（PCIe）和Compute Express Link（CXL）两种高速互连标准。去年发布的UCIe 1.1规范里，包括增加了针对汽车应用的增强功能等。