在2021年英特尔架构日上，英特尔公开了包括Alder Lake、Sapphire Rapids、Ponte Vecchio和Alchemist等信息。据Wccftech报道，在随后的HotChips 33上，英特尔分享了更多有关Sapphire Rapids-SP处理器的信息，还介绍了一些有关Ponte Vecchio的芯片封装问题。

英特尔表示，Sapphire Rapids使用了全新内核和加速器引擎，树立了下一代数据中心处理器的标准。其核心是一个模块化的分区SoC架构，受益于EMIB互连封装技术和先进网格架构，有着很好的可扩展性，同时仍保持单芯片CPU接口的优势。Sapphire Rapids将基于Intel 7制程工艺，支持PCIe Gen5、CXL 1.1（Compute Express Link）、八通道DDR5内存和HBM技术。

Sapphire Rapids支持英特尔加速器接口架构指令集（AIA），以及英特尔高级矩阵扩展（AMX）。前者支持对加速器和设备的有效调度、同步和信号传递，后者可以为深度学习算法核心的Tensor处理提供大幅加速，每个周期内进行2000次INT8运算和1000次BFP16运算。此外，还支持英特尔数据流加速器（DSA），旨在卸载最常见的数据移动任务，以提供更高的整体工作负载性能。

与此前流传的信息一样，Sapphire Rapids-SP将会有两种不同的封装型号，一种是标准配置，另外一种是HBM配置。标准配置将由四个XCC芯片构成的小芯片设计，单个XCC芯片的面积约为400平方毫米，通过EMIB互联，EMIB间距为55u，核心间距为100u。标准的Sapphire Rapids-SP将有10个EMIB互联，整个封装的尺寸为4446平方毫米。如果是HBM配置的型号，将有14个EMIB互联，因为需要将HBM2E内存互联到核心，整个封装的尺寸为5700平方毫米。AMD代号Genoa的EPYC处理器的封装面积为5428平方毫米，高于Sapphire Rapids-SP标准配置版，略小于HBM配置版。

英特尔表示，与标准封装设计相比，EMIB链路提供两倍的带宽和四倍的电源效率。受益的还有基于Xe HPC架构的Ponte Vecchio，这是英特尔现阶段先进技术的集大成者，拥有超过1000亿个晶体管，专门针对HPC和AI工作负载设计。其内部总共有47个不同的单元（Tile），包括了计算单元、Rambo缓存单元、Foveros封装单元、基础单元、HBM单元、Xe链路单元和EMIB单元等，采用了5种不同的制造工艺。

与Alchemist显卡一样，Ponte Vecchio的Xe HPC架构也是基于全新的Xe核心（Xe Core），不过结构上有所不同，拥有8个512位的矢量引擎和8个4096位的矩阵引擎（Xe Matrix eXtension，XMX），虽然相比Xe HPG架构数量减半，但位数分别是Xe HPG架构的一倍和四倍，同时每个Xe核心拥有512KB的L1缓存。Xe HPC架构还支持其他数据类型，比如TF32（Tensor Float 32）。由16个Xe核心可以组成一个切片（Slice），由四个切片组成一个堆栈，总计会有64个Xe核心。堆栈内还有L2缓存、4个HBM2E内存控制器、1个媒体引擎、8个Xe链路PCle控制器等。 通过多堆栈设计，加上EMIB互连封装技术和相互间的互联通道，可以进一步扩展，比如Ponte Vecchio则采用双堆栈设计。

这次英特尔也介绍了Ponte Vecchio的封装，以及对应的芯片尺寸。比如Ponte Vecchio的封装尺寸为4843.7平方毫米，使用的3D Forveros封装间距为36u等。Ponte Vecchio的计算单元采用台积电5nm工艺，每个单元有8个Xe核心和4MB的L1缓存；有负责I/O和高带宽组件的基础单元采用Intel 7工艺，面积为640平方毫米，有144MB的L2缓存；Xe链路单元采用台积电7nm工艺，负责GPU之间的互联。Ponte Vecchio正处于A0版本阶段，至少45 TFLOPs的FP32吞吐量。

展望未来，英特尔随着RibbonFET和PowerVia两大突破性技术，晶体管将进入埃米时代。英特尔还拥有几种下一代的先进封装设计方案，比如Forveros Omni和Forveros Direct。